基于BB及FPGA的高速数据采集及DDS信号发生
主要有几个部分：（1）FPGA最小系统及与BBB的GPMC接口FPGA选用比较挫的EP2C5T144C8N ，主要原因是够便宜、够用，当然在做高速数据采集时就有点勉强了，因为我是用FPGA的内部资源来做数据采集的缓存的，这个缓存就非常小了，只能验证方案的可行性了，实际是没法用了，现在项目中的数据采集直接用的NI采集卡，所以数据采集这一块目前还用不上，但这个方案是一个思路，实际应用时根据需要增大数据的缓存。总之，还是因为它够便宜！（2）数据采集ADCADC芯片选用的是ADS823，TI 10 位，60MSPS ADCSE/差动，内部/外部基准，可编程 i/p 范围和断电功能，并与 ADS822/4/5/6/8兼容的ADC芯片，免费申请的额！另外，加了一个同步电压频率转换器件，AD7740KRMZ，之前好像在哪看过这种芯片的应用，觉得很好玩，加进来试试效果。（3）数字模拟转换芯片及DDS芯片DDS信号发生用的数字模拟转换芯片是TI的DAC900 ，10 位 165MSPS SpeedPlus(TM) DAC，可伸缩电流输出在 2mA 与 20mA 之间，配合FPGA完成DDS信号发生的功能。加了一个专用的DDS集成芯片，ADI的AD9832BRUZ 。这两款芯片同样是免费申请的。很多大的半导体公司都提供免费的样片申请，科研院所及在校学生申请应该都比较容易，现在打样费也不贵，想做点东西完全可以很经济的实现哈！
FPGA 系统板 Layout注意事项（ 1 ） 每一个 VCC 的去耦电容要尽可能靠近 IO，来达到更好的去耦效果
（ 2 ） JTAG 接口 4 条信号线要大致等长，以保证时序的准确性
（ 3 ） ASP 接口信号线要大致等长，以保证时序的准确性
（ 4 ） EPCS 信号线与 FPGA 之间的连线要等长，以保证时序的准确性
（ 5 ） 晶振尽可能靠近 IC ， CLK 输入信号线不能与 IO 信号线平行
（ 6 ） 电源尽量做到数模隔离，减少干扰
（ 7 ） 必要时在电源输入加上反接电源。
（ 8 ） 按键输入可以接在全局时钟 CLK 上，在节约 IO 的基础上，满足信号的同
时性。
（ 9 ） SDRAM 数据线，地址线保持基本等长，以保证时序的准确性。
（ 10 ） SRAM 数据线，地址线保持基本等长，以保证时序的准确性。
（ 11 ） ADV7120 信号线要求等长，保证 RGB565 信号的完善。
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