FPGA

新人求助，verilog主模块的变量如何在子模块使用？

2019-07-15 20:35发布

站内问答 / FPGA
6035 2 974
问题如题，变量能跨模块使用吗
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
2条回答
阿亮学长太帅了
1楼-- · 2019-07-16 01:57
用根线连一下呗，还差那一个变量名字啊。。。Assign指令。。。你要是能把程序放这，估计解决起来更加具体了。
王世诏
2楼-- · 2019-07-16 06:13
在子模块里定义一个input变量，在主模块里调用子模块时把你要传的那个变量通过input变量传进去

一周热门 更多>