ISE14.7时钟IP核使用,输出时钟恒为0

2019-07-15 20:40发布

FPGA:Kintex7, 输入为差分时钟 200M
ip 核实例
      myclc_test instance_name
   (// Clock in ports
    .CLK_IN1_P(clk_in_p),    // IN
    .CLK_IN1_N(clk_in_n),    // IN
    // Clock out ports
    .CLK_OUT1(CLK_OUT1),     // OUT
    // Status and control signals
    .RESET(rst),// IN
    .LOCKED(rst_n));      // OUT

UCF约束
   时序约束
NET "clk_in_p" TNM_NET = "clk_in_p";
tiMESPEC "TS_clk_in_p" = PERIOD : "clk_in_p" : 5.000 ns HIGH 50.0%;
管脚约束
NET "clk_in_p"   LOC="AA3" |IOSTANDARD=DIFF_SSTL15;
NET "clk_in_n"   LOC="AA2" |IOSTANDARD=DIFF_SSTL15;

结果  CLK_OUT1恒为零
请问原因何在?<p>
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3条回答
ldliu
1楼-- · 2019-07-16 02:06
用ISE的clock wizard,用PLL生成时钟信号
uglyugly
2楼-- · 2019-07-16 07:42
查查reset控制是不是用反了,reset是那个时钟域产生的,不要用生成的时钟来驱动reset
warloc
3楼-- · 2019-07-16 12:06
1、这个IP核的复位输入应该是高有效的,检查下复位极性有没有问题
2、博主应该是直接测量的管脚吧?看下硬件设计bank电压与你约束文件中电压是不是一致的

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