保持时间与建立时间

2019-07-15 20:43发布

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如图，建立时间和保持时间都是针对的时钟沿，如图所示，时钟沿有一个上升的过程，图中虚线与clk上升沿的交点是什么？幅值的50%？还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点？

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2条回答

1楼-- · 2019-07-16 00:58

应该是中间点吧，其实FPGA编程时不用把这个点掐的特别准，现实中CLK时钟的上升沿是很快的最佳答案

2楼-- · 2019-07-16 06:38

精彩回答 2 元偷偷看……