FPGA例化问题？ - 平头弟

FPGA例化问题？

2019-07-15 20:48发布

站内问答 / FPGA

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小弟新接触FPGA（正在学勇敢的芯伴你玩转Xilinx FPGA），遇到如下问题，我在顶层文件都例化了，保存之后生成一堆带问号的文件，我如何操作才能把这些问号文件，变成.V文件（可操作的子文件），希望大神指点一下？

看例程生成的是.V文件

例程图

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1条回答

1楼-- · 2019-07-16 00:51

是不是你只在顶层例化了，工程文件里面没有加这几个模块，add source把缺的加进去看下。最佳答案

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