FPGA

Quartus 中project navigator看到logic cells为0是怎么回事儿啊？

2019-07-15 20:53发布

站内问答 / FPGA
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顶层文件包含3个底层文件，只有一个底层文件分配了Logic Cells和LC Registers，其他的底层文件都没有分配。工程文件综合后，没有Error，Warning中也没有提到，不知道问题出在哪里
QQ截图20180707151856.jpg
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1条回答
EDU2016
1楼-- · 2019-07-16 01:29
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