FPGA

Quartus 中project navigator看到logic cells为0是怎么回事儿啊？

2019-07-15 20:53发布

站内问答 / FPGA
4115 1 1005
顶层文件包含3个底层文件，只有一个底层文件分配了Logic Cells和LC Registers，其他的底层文件都没有分配。工程文件综合后，没有Error，Warning中也没有提到，不知道问题出在哪里
QQ截图20180707151856.jpg
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
1条回答
EDU2016
1楼-- · 2019-07-16 01:29
 精彩回答 2  元偷偷看……

一周热门 更多>