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Xilinx FPGA内部时钟输出外部的问题

2019-07-15 20:53发布

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我通过clockwizard产生了一个150mhz的时钟想通过一般引脚LVCMOS33输出到外部，但是用示波器测得的信号感觉质量不太好，低电平电压有点高，且高低电平差太小。我换了一个低频率的信号20mhz输出信号质量就好了很多。另外我是通过ODDR2向外输出的。是不是输出时钟信号频率较高就会出现这样的问题，应该如何解决呢？
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2条回答
dqy0582
1楼-- · 2019-07-16 02:51
求教，谢谢大家！
dqy0582
2楼-- · 2019-07-16 03:14
 精彩回答 2  元偷偷看……

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