FPGA

altera的uniphy

2019-07-15 20:56发布

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请问ddr3的uniphy不想用qsys和nios来控，只能通过core_0002.v中的avalon MM接口来控制吗？
core_0002 (
                input  wire        pll_ref_clk,        //      pll_ref_clk.clk
                input  wire        global_reset_n,     //     global_reset.reset_n
                input  wire        soft_reset_n,       //       soft_reset.reset_n
                output wire        afi_clk,            //          afi_clk.clk
                output wire        afi_half_clk,       //     afi_half_clk.clk
                output wire        afi_reset_n,        //        afi_reset.reset_n
                output wire        afi_reset_export_n, // afi_reset_export.reset_n
                output wire [14:0] mem_a,              //           memory.mem_a
                output wire [2:0]  mem_ba,             //                 .mem_ba
                inout  wire [0:0]  mem_ck,             //                 .mem_ck
                inout  wire [0:0]  mem_ck_n,           //                 .mem_ck_n
                output wire [0:0]  mem_cke,            //                 .mem_cke
                output wire [0:0]  mem_cs_n,           //                 .mem_cs_n
                output wire [1:0]  mem_dm,             //                 .mem_dm
                output wire [0:0]  mem_ras_n,          //                 .mem_ras_n
                output wire [0:0]  mem_cas_n,          //                 .mem_cas_n
                output wire [0:0]  mem_we_n,           //                 .mem_we_n
                output wire        mem_reset_n,        //                 .mem_reset_n
                inout  wire [15:0] mem_dq,             //                 .mem_dq
                inout  wire [1:0]  mem_dqs,            //                 .mem_dqs
                inout  wire [1:0]  mem_dqs_n,          //                 .mem_dqs_n
                output wire [0:0]  mem_odt,            //                 .mem_odt
                output wire        avl_ready,          //              avl.waitrequest_n
                input  wire        avl_burstbegin,     //                 .beginbursttransfer
                input  wire [25:0] avl_addr,           //                 .address
                output wire        avl_rdata_valid,    //                 .readdatavalid
                output wire [63:0] avl_rdata,          //                 .readdata
                input  wire [63:0] avl_wdata,          //                 .writedata
                input  wire [7:0]  avl_be,             //                 .byteenable
                input  wire        avl_read_req,       //                 .read
                input  wire        avl_write_req,      //                 .write
                input  wire [2:0]  avl_size,           //                 .burstcount
                output wire        local_init_done,    //           status.local_init_done
                output wire        local_cal_success,  //                 .local_cal_success
                output wire        local_cal_fail,     //                 .local_cal_fail
                output wire        pll_mem_clk,        //      pll_sharing.pll_mem_clk
                output wire        pll_write_clk,      //                 .pll_write_clk
                output wire        pll_locked,         //                 .pll_locked
                output wire        pll_capture0_clk,   //                 .pll_capture0_clk
                output wire        pll_capture1_clk    //                 .pll_capture1_clk
        );

另外在DDR2 and DDR3 SDRAM Controller with UniPHY User Guide中看到有好多afi开头的接口，比如afi_wdata_valid，这个AFI的可以调用么？和avl前缀的信号有什么关系？
总的来说就是想在verilog中不通过qsys和nios直接用ddr3，但是不知道从哪下手，官方例程也仿真过了，不知道怎么调用core_0002里面的接口

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1条回答
htbadboy
1楼-- · 2019-07-16 00:37
有没有大哥帮答一下，感激不敬

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