求教！用Verilog实现宏定义时编译错误

2019-07-15 20:57发布

我想用Verilog中用`define来将task任务定义一个名字来方便调用，可是编译老出错，但是这个错误让我匪夷所思，还望各位大佬不吝赐教。具体代码和错误截图如下：
代码：
// scan lib
`define scan_task
task scan(output [7:0]data, input [7:0]go );
      case( ii )

0:

begin rCall <= `scan; ii <= ii+1'd1; end

1:
begin rCall <= `free; ii<= ii+1'd1; end
2:
if( `CALL_BACK ) begin data <= Data[7:0]; ii <= 8'd0; i <= go; end
      endcase
endtask
错误截图：
错误截图.png