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FPGA
FPGA输出的DDR3差分时钟左右抖动很厉害,请问是怎么回事呢?
2019-07-15 20:59
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FPGA
8119
3
936
各位专家,我使用altera的cyclone5的DDR3硬核控制器,输入时钟是国产的125兆50PPM有源晶振,现在调试时发现对DDR3的读写偶尔出错。我们测试DDR3接口的差分时钟,发现左右抖动很厉害,感觉频率或相位不稳定,但是查看
FPGA
内部的PLL都是锁定了的。请问各位专家,这是怎么回事呢?是晶振有问题,PPM过大,jitter过大,还是FPGA有问题呢?请各位专家多指点。谢谢!
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3条回答
redseagull
1楼-- · 2019-07-16 01:09
自己顶一下,希望得到大家的帮助。
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redseagull
2楼-- · 2019-07-16 04:58
精彩回答 2 元偷偷看……
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luonanliang
3楼-- · 2019-07-16 05:04
帮忙顶一下,顺便说一下。我公司原装库存现货出售 Altera品牌 型号: EP1C6F25617N ,卷带原装货,需要的客户私聊。 QQ:196627836,QQ空间相册还有更多型号,可以进来看看。谢谢!
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