FPGA

请问ddr3的输入时钟稳定度需要多少ppm?

2019-07-15 20:59发布

站内问答 / FPGA
4984 2 1199
我输入125兆时钟给FPGA，经过FPGA内部的PLL产生300兆的时钟给FPGA内部的DDR3控制硬核，但是现在发现对外部ddr3的读写数据不稳定。请问各位专家，ddr3的时钟频率稳定度需要多少PPM以内？对输入时钟的jitter有要求吗？ 本主题由 lee_st 于 2018-5-10 16:19 审核通过
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
2条回答
redseagull
1楼-- · 2019-07-16 00:47
自己顶一下，希望得到大家的帮助。
redseagull
2楼-- · 2019-07-16 01:54
 精彩回答 2  元偷偷看……

一周热门 更多>