请问FPGA输出的PLL时钟有正负电平，上下抖动，这是怎么回事呢 - 平头弟

请问FPGA输出的PLL时钟有正负电平，上下抖动，这是怎么回事呢

2019-07-15 20:59发布

站内问答 / FPGA

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我们在用125兆输入FPGA内部PLL倍频为300兆，然后这个时钟输出到IO管脚引出测量，用了很高级的示波器和探头，发现时钟上下抖动有正负电平: 最高的正电平变成了零电平，零电平向下抖动，变成了最低的负电平，也就是整体往下搬移了。请见贴图，贴图是开了余晖的效果。请问各位专家这是怎么回事呢？是外部时钟的问题还是PLL的问题呢？

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8条回答

大大的城市小小的我_3a4

1楼-- · 2019-07-16 01:20

有没有缓冲？？？

2楼-- · 2019-07-16 01:34

精彩回答 2 元偷偷看……

3楼-- · 2019-07-16 03:54

确认是有缓冲的。

4楼-- · 2019-07-16 08:14

redseagull 发表于 2018-5-10 09:54
确认是有缓冲的。

你没有点击“回复”前面的那个答主，他是看不到你回复他的

5楼-- · 2019-07-16 10:45

请问王岑回复的是什么呢？怎么看不到呀。麻烦重新回一下，谢谢！

6楼-- · 2019-07-16 10:47

自己顶一下，希望得到大家的帮助。

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