FPGA选用alter公司的cyclone V系列，DDR3外接2片，程序调用DDR3 ip核UniPHY，程序综合编译没有问题，只配置了几个引脚定义，就出现了如下错误：
Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 dual-regional clock driver(s))
Error (175001): Could not place 1 dual-regional clock driver, which is within DDR3 SDRAM Controller with UniPHY fbone
erro 175001是erro 14566的具体错误，我不太清楚175001这个错误的意思，他的根本原因是因为我的引脚定义导致FPGA内部时钟资源的错误么？
谢谢哪位大神帮我解答一下
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谢谢您的回答，我这个工程里要控制2组DDR3，发现是内部PLL资源等不够，我现在将一组设为硬控，一组设为软控，硬控的PLL、DLL、OCT设为master，软控设为slave。编译就通过没有问题了！只是请问，这样设计可以么？硬控和软控一个full-rate，一个half-rate，可以共用PLL、DLL和OCT么？谢谢
谢谢您的回答，我这个工程里要控制2组DDR3，发现是内部PLL资源等不够，我现在将一组设为硬控，一组设为软控，硬控的PLL、DLL、OCT设为master，软控设为slave。编译就通过没有问题了！只是请问，这样设计可以么？硬控和软控一个full-rate，一个half-rate，可以共用PLL、DLL和OCT么？谢谢
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