[Verilog] 如何实现两个端口直连(就类似硬件短路)保佑!

2019-07-15 21:14发布

如题
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7条回答
qqjnwusb
1楼-- · 2019-07-15 23:47
assign a = b;
cnnbpy
2楼-- · 2019-07-16 03:50
本帖最后由 cnnbpy 于 2017-11-24 22:49 编辑
qqjnwusb 发表于 2017-11-24 15:44
assign a = b;

我定义2个端口,两个端口都是inout型的,这样可以用assign>>?有效?
有没有办法判断inout端口是否处于输入状态>?
qqjnwusb
3楼-- · 2019-07-16 07:59
cnnbpy 发表于 2017-11-24 22:43
我定义2个端口,两个端口都是inout型的,这样可以用assign>>?有效?
有没有办法判断inout端口是否处于输入状态>?

三态门不可以直接写的的,我说的是一个输入一个输出的情况。
三态门一个要选择输入,一个选择为输出才可以吧,我个人认为。
asuyyy
4楼-- · 2019-07-16 12:52
 精彩回答 2  元偷偷看……
cnnbpy
5楼-- · 2019-07-16 17:54
asuyyy 发表于 2017-11-27 08:15
这个也不难做,主要问题就是
a端口高电平。b端口低电平,你是要a,b端口同时置高,还是同时置低?
而且,说到底引脚出去的电流还是芯片提供的。

您好,如果不考虑短路这个问题,能说下方法?谢了
asuyyy
6楼-- · 2019-07-16 21:54
cnnbpy 发表于 2017-11-27 13:34
您好,如果不考虑短路这个问题,能说下方法?谢了

写2个inout口 a,b
然后2个都设置为高阻抗状态。读a,b口的电压。
如果其中一个口读到了高电平,就让另一个口变为输出口,输出高电平。
直到读到地电平了。才让另一个口恢复高阻抗状态。
举例。
a读到0,b读到0.  2个口都是高阻抗状态。
a口读到一个1,那么B口就变为输出口,并输出1.
这个时候。无论B口外部的输入是0还是1.都不会影响B输出1.
除非a口的电压变为0.
这个时候就2个口恢复高阻抗状态。
如果恢复的时候。b口读到电压是1.
那就把a口变输出口,并输出1.

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