verilog状态机问题

2019-07-15 21:21发布

波形仿真时verilog 写的状态机被综合掉,编译没有错误,状态转移也没错,什么原因可能导致这种问题呢。


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15条回答
szldsj
1楼-- · 2019-07-17 04:17
WZH1991 发表于 2017-10-10 23:41
会不会是初始信号(((wr_full1||wr_full2)==1'b1)&&(wr_fifo==1'b0)) 没给到或不满足建立时间,导致状态机只能停留在初始状态。为什么不将条件改成 (wr_full1||wr_full2)&&(!wr_fifo),或新定义寄存器赋值或组合逻辑赋值flag_start = (((wr_full1||wr_full2)==1'b1)&&(wr_fifo==1'b0))拿出状态机作为判决条件if(flag_star ...

嗯,我试试,新手编程,写的不规范,谢谢啊
szldsj
2楼-- · 2019-07-17 08:38
WZH1991 发表于 2017-10-10 23:41
会不会是初始信号(((wr_full1||wr_full2)==1'b1)&&(wr_fifo==1'b0)) 没给到或不满足建立时间,导致状态机只能停留在初始状态。为什么不将条件改成 (wr_full1||wr_full2)&&(!wr_fifo),或新定义寄存器赋值或组合逻辑赋值flag_start = (((wr_full1||wr_full2)==1'b1)&&(wr_fifo==1'b0))拿出状态机作为判决条件if(flag_star ...

嗯,我试试,新手编程,写的不规范,谢谢啊
szldsj
3楼-- · 2019-07-17 10:26
WZH1991 发表于 2017-10-10 23:41
会不会是初始信号(((wr_full1||wr_full2)==1'b1)&&(wr_fifo==1'b0)) 没给到或不满足建立时间,导致状态机只能停留在初始状态。为什么不将条件改成 (wr_full1||wr_full2)&&(!wr_fifo),或新定义寄存器赋值或组合逻辑赋值flag_start = (((wr_full1||wr_full2)==1'b1)&&(wr_fifo==1'b0))拿出状态机作为判决条件if(flag_star ...

嗯,我试试,新手编程,写的不规范,谢谢啊

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