FPGA

上升沿检测问题

2019-07-15 21:21发布

站内问答 / FPGA
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写了个上升沿检测的程序如下：module dlc(
                                CLK_50M,
                                key,
                                LEDOUT
                                );   //抓取key按键的上升沿
input CLK_50M;
input key;
output reg LEDOUT;


reg key_s1;
reg key_s2;   
always@(CLK_50M)
begin
        if(CLK_50M==1)
                begin
                        key_s1<=key;
                        key_s2<=key_s1;
                if((key_s1==0)&&(key_s2==0)&&(key==1))
                        begin
                                LEDOUT<=1;
                        end
                end




end


endmodule



发现程序进不去if循环，不知道错在哪
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8条回答
LQVSHQ
1楼-- · 2019-07-16 01:56
if(CLK_50M==1) 你这是想干什么？
善良单纯的我啊
2楼-- · 2019-07-16 07:55
 精彩回答 2  元偷偷看……
reallmy
3楼-- · 2019-07-16 10:01
沿采沿啦，采不到的。。。。。新手通病！！！！
reallmy
4楼-- · 2019-07-16 13:04
always@(CLK_50M) 改成时序电路 always@(posedge CLK_50M)再把if（CLK_50M == 1）去掉
黑桃ACE
5楼-- · 2019-07-16 17:23
时钟能这么写的还是第一次见
杨遮
6楼-- · 2019-07-16 22:02
先看懂上升沿的原理图。
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