ERROR: [VRFC 10-2063] Module <top> not found while processing module instance <uut> [F:/Vivado_program/gate1_vhdl/gate1_vhdl.srcs/sim_1/new/test1.v:26]
ERROR: [XSIM 43-3322] Sta
tic elaboration of top level Verilog design unit(s) in library work failed.
错误显示这个，不太懂这是什么意思。
就是我在设计行为级
仿真时，代码完全是书上的，代码没有错误，但是不能仿真，出现这样的错误，希望大神们能够解答一下
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top就长这样
不好意思，是这个是这个
你这不是top模块，是top1模块，所以tb文件找不到top模块
哦哦哦哦，好的，是我眼拙，谢谢大神了
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