AD采集,UDP传输

2019-07-15 21:27发布

       AD连续采集,fifo缓存,读频率大于写频率,千兆以太网传输,labview接收显示,大致在4K个点左右数据开始无规律漏包;如果从ROM中连续写入fifo,labview接收数据就是正确的。请问有人知道到底是什么原因吗?为什么总是在4K个点后呢?PS:signal tapii 里观察数据无丢失。


补充内容 (2017-8-30 15:30):
连续不停采集的数据能利用verilog编写的UDP协议传上labview而不漏包吗?总是感觉理论可行,但实际上就有问题!

补充内容 (2017-8-31 15:15):
我使用两个fifo交替存储,存到一定数据,才开始传输,写的频率远小于读的频率。理论上是不会有溢出情况的。但后来发现,程序运行过程中,有时该读取fifo数据,但并没有读出。可是条件成立,读使能,也有数据。它为什么不正确运行?
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14条回答
zhq420923
1楼-- · 2019-07-15 21:37
PFGA资源够的话,把FIFO深度设置为超过4000,或者生成一个比如8000byte深度的rom,将rom里面的数据读取出来用labview显示,看有没有丢数据;
或者调试一下,改用串口打印数据,看有没有丢数据; 最佳答案
chenwei6991627
2楼-- · 2019-07-15 23:10
网络也要分包的啊!!!
若愚JX
3楼-- · 2019-07-16 00:52
chenwei6991627 发表于 2017-8-29 15:31
网络也要分包的啊!!!

我一次传输512字节,因为labview最大一次接收548字节
zhq420923
4楼-- · 2019-07-16 01:54
fifo的存储深度是多少,有可能是存储数据满了导致丢数
若愚JX
5楼-- · 2019-07-16 05:52
 精彩回答 2  元偷偷看……
zhq420923
6楼-- · 2019-07-16 09:54
”如果从ROM中连续写入fifo,labview接收数据就是正确的“,这个是测试过的么,那检测一下AD采集端,采集端有没有可能丢数据。
”signal tapii 里观察数据无丢失“,是fifo读出的数据没有丢失么
确认一下fifo读取的是没有数据,还是读取的数据就是0x00

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