verilog事件控制语句问题-第2页回答

verilog事件控制语句问题

2019-07-15 21:29发布

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各位大神，我在学习verilog的过程中遇到一个问题，如图中代码，后面3个@（...）是什么意思？有什么作用？为什么我用Xilinx的综合工具不能综合？请大神们指教！(真诚脸
问题代码

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8条回答

1楼-- · 2019-07-16 17:29

LQVSHQ 发表于 2017-8-15 15:02
以它的本意看是，@(posedge clk)代表clk的上升沿。例题中，不是要求4个连续样值的和吗？加上always中的一个（此时为四个连续样值中第一个），接下来的三个@(posedge clk)分别是紧接的连续三个样值求和。

谢谢！

2楼-- · 2019-07-16 20:42

LQVSHQ 发表于 2017-8-14 12:06
以它的本意看是，@(posedge clk)代表clk的上升沿。例题中，不是要求4个连续样值的和吗？加上always中的一个（此时为四个连续样值中第一个），接下来的三个@(posedge clk)分别是紧接的连续三个样值求和。

能麻烦您看一下我的另一个帖子里的问题吗？就是Xilinx综合后的RTL图如何跟HDL代码对应起来的问题。