FPGA

时序仿真出现高阻态

2019-07-15 21:31发布

站内问答 / FPGA
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在做时序仿真的时候，发现一个问题,代码如下：assign gateway_out1 = gateway_in10 * gateway_in11
结果发现 输出带有高阻态,波形如图。
在做功能仿真的时候没有问题，做时序仿真就出现问题了。 请问这是什麼原因造成的。

mult_WRONG.PNG

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10条回答
344214187
1楼-- · 2019-07-16 00:52
warning
The signal InvKineticModule/Position/topmult_position/mult_mcw_17Q7/out<1> has no load.  PAR will not attempt to route
   this signal.
WARNING:Par:288 - The signal InvKineticModule/Position/topmult_position/mult_mcw_17Q7/out<2> has no load.  PAR will not attempt to route
   this signal.
WARNING:Par:288 - The signal InvKineticModule/Position/topmult_position/mult_mcw_17Q7/out<3> has no load.  PAR will not attempt to route
   this signal.
WARNING:Par:288 - The signal InvKineticModule/Position/topmult_position/mult_mcw_17Q7/out<4> has no load.  PAR will not attempt to route
   this signal.
WARNING:Par:288 - The signal InvKineticModule/Position/topmult_position/mult_mcw_17Q7/out<5> has no load.  PAR will not attempt to route
   this signal.
WARNING:Par:288 - The signal InvKineticModule/Position/topmult_position/mult_mcw_17Q7/out<6> has no load.  PAR will not attempt to route
   this signal.
344214187
2楼-- · 2019-07-16 01:54
单独时序仿真这个乘法模块是没问题的，但是仿真顶层模块就出现这个问题了
LQVSHQ
3楼-- · 2019-07-16 02:36
可能你的数据位宽定义不正确吧
LQVSHQ
4楼-- · 2019-07-16 06:09
 精彩回答 2  元偷偷看……
LQVSHQ
5楼-- · 2019-07-16 09:22
LQVSHQ 发表于 2017-7-28 09:56
也可能数据么有初始化

还可能布局布线出现问题
344214187
6楼-- · 2019-07-16 14:03
LQVSHQ 发表于 2017-7-28 09:57
还可能布局布线出现问题

我试过换成时序逻辑，加了初始化，也是不行。我是16BIT * 16BIT = 32 BIT的。
我也倾向于布局布线，但是布局布线是软件自动完成的，我怎么去修改
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