基于FPGA用Verilog HDL设计一个数字时钟

2019-07-15 21:38发布

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利用开发板上的十六进制7段数码显示译码器设计一个标准数字时钟，八个数码管分别显示小时、分钟、秒，显示格式为24小时进制格式；具备按键清零功能。用的是cycloneⅡ代码有注释的话最好

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5条回答

1楼-- · 2019-07-15 23:53

帮顶

2楼-- · 2019-07-16 01:52

不要做伸手party嘛

3楼-- · 2019-07-16 05:19

精彩回答 2 元偷偷看……

4楼-- · 2019-07-16 07:13

只能帮顶咯

5楼-- · 2019-07-16 12:24

作业还是要自己做的