关于千兆以太网,UDP传输漏包的问题

2019-07-15 21:43发布

FPGA千兆以太网发送数据,数据来自AD采集(有60MHz),经FIFO缓存。采用的UDP协议,一帧一帧传输数据,最后通信成功,但是漏包严重,后来发现是因为:AD不停地采集数据,但每一帧UDP数据包还需要传输包头、地址、端口号等,这段时间里采集的数据就丢失了。请问大家有没有什么解决办法呢?

补充内容 (2017-5-24 14:46):
我后来降低了采样频率,signal tapii里看到是没漏包的,但labview里看到是漏包了;
还有一个大问题,错包也很严重,一帧一帧的错误的数据,后来又取消了FIFO,错包要好些;
后来观察到数据在AD采集时,已经出错了(一段一段的),所以跟错包比起,漏包也可以容忍了,毕竟是有规律的漏包。
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19条回答
YIKE123
1楼-- · 2019-07-15 22:08
比如说  我采一个点用了100us,那么100us怎么分配的,前50us采,后50us打包发送,加头加尾的时间就是在后50us里面,在后50us的时间里采集的数据不变,还是保存在reg里面么;就是预留时间发送,再把总时间算成他的采样率 最佳答案
天外飞天
2楼-- · 2019-07-16 03:42
那你用FIFO缓存的意义呢?
若愚JX
3楼-- · 2019-07-16 09:15
天外飞天 发表于 2017-5-16 18:42
那你用FIFO缓存的意义呢?

FIFO主要是一个先进先出,它并不会说,若数据还没读取的话,接着往后存,它会溢出,关于这点我也很困惑
陈旭红
4楼-- · 2019-07-16 11:50
 精彩回答 2  元偷偷看……
LN爱涓涓
5楼-- · 2019-07-16 12:31
用两个fifo切换呢?要么多缓存ad的采样数据使得匹配发送数据的频率,要么提高时钟频率来跟得上ad的速度,不过会受到PHY的时钟频率限制。
天外飞天
6楼-- · 2019-07-16 18:05
若愚JX 发表于 2017-5-16 20:21
FIFO主要是一个先进先出,它并不会说,若数据还没读取的话,接着往后存,它会溢出,关于这点我也很困惑

会有溢出信号呀

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