FPGA中ChipScope时钟显示问题

2019-07-15 21:44发布

本人菜鸟一枚，请问FPGA中（使用verilog）ChipScope显示输入时钟信号（clk50M），报错误，如果通过pll获取其他频率比如clk40M，为什么ChipScope显示的时钟频率一直为0呢？可其他输出的数据都正确。捕获.PNG

补充内容 (2017-5-9 21:49):
还想问个问题：ChipScope显示的信号必须是output输出信号才可以吗？中间信号可以显示吗？

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8条回答

1楼-- · 2019-07-16 01:56

用高频可以采低频，假设你用200m的去才25m50m等等，你先显示低频的clk就把chipscope的时钟找一个高点的时钟去采最佳答案

2楼-- · 2019-07-16 06:34

中间信号不显示吧

3楼-- · 2019-07-16 08:41

用采样去采样本身，肯定不变

4楼-- · 2019-07-16 11:16

mangyegulang 发表于 2017-5-10 17:58
用采样去采样本身，肯定不变

按照你的说法，那时钟频率是看不到喽？

5楼-- · 2019-07-16 14:18

精彩回答 2 元偷偷看……

6楼-- · 2019-07-16 20:04

mm775885110 发表于 2017-5-10 08:09
中间信号不显示吧

如果想看中间信号怎么办？给他一个输出端口吗？