CPLD模块输出自定义

2019-07-15 21:46发布

各位大神,如何用VHDL或VEL-HDL实现CPLD模块输出初始为0 ,5个时钟周期后输出为1?
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2条回答
lfjd05
1楼-- · 2019-07-16 03:28
 精彩回答 2  元偷偷看……
cycles
2楼-- · 2019-07-16 08:05
lfjd05 发表于 2017-5-2 12:02
随便写了一个,没综合不知道有没有小错。你这是5个时钟以后一直是1,还是每过5个时钟置1一次?如果是前者,综合器出warnning的可能性很大哦。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

非常感谢!!

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