为什么在FPGA中读取FIFO时，读的第一个数据和第二个数据之间会有两个时钟周期的延迟呢？

2019-07-15 21:46发布

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tica, Tahoma, Arial, sans-serif">在使用Modesim仿真时，读FIFO的第一个数和第二个数据之间有2个时钟的延迟，这是什么原因造成的啊

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6条回答

1楼-- · 2019-07-15 22:11

精彩回答 2 元偷偷看……

2楼-- · 2019-07-16 02:44

源代码贴出来看看。

3楼-- · 2019-07-16 06:24

你这张图是啥东西？
时钟在哪？读使能在哪？你说的第一个数据是指0，第二个数据是指1吗？

4楼-- · 2019-07-16 06:54

这不是延时，而是从FIFO中读出来的两个空数据，跟你设置的FIFO的模式有关系

5楼-- · 2019-07-16 12:00

这个不叫延迟

6楼-- · 2019-07-16 13:40

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