verilog设计冗余插入模块

2019-07-15 21:47发布

用verilog设计一个冗余数据的插入模块,输入输出数据符合AXI4-strem协议,当tlast输入时候,开始冗余数据的插入,求各位大侠指点,小弟小白一个,看了好久没有思路,或者有没有基于AXI4-strem协议接口的一些源程序发我看看也可以,谢谢各位了!!
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9条回答
黑桃ACE
1楼-- · 2019-07-16 21:02
last开始第一个时钟数据是有效的,后面的就是你的冗余数据了
youwozuozhujun
2楼-- · 2019-07-16 22:09
黑桃ACE 发表于 2017-4-28 12:30
last开始第一个时钟数据是有效的,后面的就是你的冗余数据了

通过最近的学习好像懂了那么一些,慢慢学  估计一定会搞明白的
youwozuozhujun
3楼-- · 2019-07-17 01:37
张宇1994 发表于 2017-4-27 23:05
我也是小白,正在看Verlog HDl学习中~

我也是小白 但是来公司实习 就让写模块,感觉整个人都不好了

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