ISE Verilog仿真

2019-07-15 21:47发布

1994 2

我使用ISE13.4 Verilog_test_fixture 仿真。我的源程序是模块化设计的，几个子模块间用wire线把输入输出连接，在仿真的时候这些线全为x，这该怎么办？

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。

该问题目前已经被作者或者管理员关闭, 无法添加新回复

2条回答

1楼-- · 2019-07-15 23:33

没搞过，看看了哦，

2楼-- · 2019-07-16 03:18

精彩回答 2 元偷偷看……