FPGA

模块例化错误

2019-07-15 21:49发布

站内问答 / FPGA
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SW[1]这样子例化错误，请问下，不能这样例化的吗？
在顶层模块是input   [4]sw;这样定义的，然后在底层模块要使用到sw[1]这个开关信号，现在例化这个信号出错了，求解。
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7条回答
LQVSHQ
1楼-- · 2019-07-16 03:46
 精彩回答 2  元偷偷看……
电人
2楼-- · 2019-07-16 08:19
LQVSHQ 发表于 2017-04-17 17:47
random_choice模块中有SW[1]的接口，这变量命名符合Verilog语法？

之前没有底层模块的时候，这样定系是可以用的
电人
3楼-- · 2019-07-16 12:00
LQVSHQ 发表于 2017-04-17 17:47
random_choice模块中有SW[1]的接口，这变量命名符合Verilog语法？

您的意思是，只能input   sw0;input   sw1;…………这样定义吗？这样的话，我例化sw0是没问题的，但是为什么不能例化sw[0]？
林卓凡
4楼-- · 2019-07-16 14:06
应该是端口命名不是是sw[1]吧
YIKE123
5楼-- · 2019-07-16 19:34
我不知道你说的是不是这个意思，以前我写寄存器的时候reg  ［15:0］ a ［5:0］，这样写就是有6个16位寄存器，用的时候才是a［0］ a［1］。。。
电人
6楼-- · 2019-07-16 22:01
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