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为什么按顺序向左移位数据会丢失？

2019-07-15 21:50发布

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result_16[15:0]<={result_16[14:0], mdi};在mdc_posedge上为高电平时进行移位赋值，
向左移位赋值语句，开始时还正常，但是计数到25时就开始不正常了
莫名就丢失了一个1，后来计数到27时又莫名丢了一个1

signaltap_读取时序——3——2017-04-13_15-45-17.png
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2条回答
zhanyue1
1楼-- · 2019-07-15 22:01
感谢各位！已经解决问题了，是因为图中的是因为两个模块间的链接线应该是8位的，但是我忘了定义wire [7:0]  result_8了。导致result_8是一位的，当我把result_16的高八位付给result_8时，默认就丢了7位
zhanyue1
2楼-- · 2019-07-16 00:11
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