想调用一下vivado里IP核的clock wizard模块,输入时钟为50M,输出为25M。

2019-07-15 21:58发布

想测试一下vivado里IP核的clock wizard模块,模式为输入时钟为50M,输出为25M。仿真波形如图所示:有一个问题不明白,就是为什么输出时钟在前面较长一段时间始终输出低电平且存在毛刺。以下是我的仿真代码:
module phase_shift_simu;
    reg clk_in;
    reg rst;
    wire clk_out;
    phase_shift phase_shift_simu(
    .clk_in(clk_in),
    .rst(rst),
    .clk_out(clk_out)
    );
    initial
    begin
    clk_in = 0;
    rst = 0;
    #300;
    rst = 1;
    end
    always #10 clk_in = ~clk_in;
endmodule


waveform.png
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7条回答
reallmy
1楼-- · 2019-07-16 00:21
这个你要看一下锁相环的原理了,好3个部分组成,什么什么和什么。。。。。忘了!
成谶
2楼-- · 2019-07-16 04:39
 精彩回答 2  元偷偷看……
reallmy
3楼-- · 2019-07-16 05:12
不是,你又改不了ipcore的代码,一般ipcore不会出错的,pll你只要保证工作时lock上了并且稳定就没问题
成谶
4楼-- · 2019-07-16 06:23
reallmy 发表于 2017-3-6 17:51
不是,你又改不了ipcore的代码,一般ipcore不会出错的,pll你只要保证工作时lock上了并且稳定就没问题

我是指仿真代码啊
reallmy
5楼-- · 2019-07-16 11:16
没问题啊!不过一般pll都有一个lock信号,仿真的时候也能看到lock一直为高!!!
成谶
6楼-- · 2019-07-16 13:41
reallmy 发表于 2017-3-6 17:59
没问题啊!不过一般pll都有一个lock信号,仿真的时候也能看到lock一直为高!!!

好吧,谢啦

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