想测试一下vivado里IP核的clock wizard模块，模式为输入时钟为50M，输出为25M。仿真波形如图所示：有一个问题不明白，就是为什么输出时钟在前面较长一段时间始终输出低电平且存在毛刺。以下是我的仿真代码：
module phase_shift_simu;
    reg clk_in;
    reg rst;
    wire clk_out;
    phase_shift phase_shift_simu(
    .clk_in(clk_in),
    .rst(rst),
    .clk_out(clk_out)
    );
    initial
    begin
    clk_in = 0;
    rst = 0;
    #300;
    rst = 1;
    end
    always #10 clk_in = ~clk_in;
endmodule