CPLD数字滤波

2019-07-15 22:01发布

若输入信号电平在至少3个连续的时钟周期保持为1或0不变?????

怎么理解 这个都看不懂  求指教
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10条回答
刘旺小盆友
1楼-- · 2019-07-16 00:30
论文为 用FPGA实现的正交解码/计数器

小白在学习CPLD,需要做一个脉冲计数,脉冲形式有正交,CW,CCW   方向加脉冲形式,

各位大神有没有什么好的方案 推荐啊

跪求
reallmy
2楼-- · 2019-07-16 00:57
 精彩回答 2  元偷偷看……
刘旺小盆友
3楼-- · 2019-07-16 05:48
reallmy 发表于 2017-2-22 10:54
额,3个连续1或者3个连续0就满足条件!这还怎么解释啊!

程序不知道咋编写的
刘旺小盆友
4楼-- · 2019-07-16 07:24
reallmy 发表于 2017-2-22 10:54
额,3个连续1或者3个连续0就满足条件!这还怎么解释啊!

程序不知道咋编写的、能提供点思路吗??
LQVSHQ
5楼-- · 2019-07-16 10:31
刘旺小盆友 发表于 2017-2-22 15:49
程序不知道咋编写的、能提供点思路吗??

将输入信号输入到移位寄存器中,然后从中取连续的三个寄存器,用F=ABC+ ̅A ̅B ̅C进行判断是否为逻辑1或0
reallmy
6楼-- · 2019-07-16 11:54
楼上正解

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