CPLD数字滤波

2019-07-15 22:01发布

若输入信号电平在至少3个连续的时钟周期保持为1或0不变?????

怎么理解 这个都看不懂  求指教
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10条回答
reallmy
1楼-- · 2019-07-16 14:16
 精彩回答 2  元偷偷看……
刘旺小盆友
2楼-- · 2019-07-16 15:12
LQVSHQ 发表于 2017-2-22 17:28
将输入信号输入到移位寄存器中,然后从中取连续的三个寄存器,用F=ABC+ ̅A ̅B ̅C进行判断是否为逻辑1或0

论文上的方案感觉复杂很多,就是不知道怎么实现他
刘旺小盆友
3楼-- · 2019-07-16 20:20
刘旺小盆友 发表于 2017-2-23 09:32
论文上的方案感觉复杂很多,就是不知道怎么实现他

如图
论文上的方案感觉复杂很多,就是不知道怎么实现他
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LQVSHQ
4楼-- · 2019-07-17 00:37
刘旺小盆友 发表于 2017-2-23 09:32
论文上的方案感觉复杂很多,就是不知道怎么实现他

状态机的使用,三个寄存器表示一个输入信号在三个连续时钟周期的逻辑状态,而x代表紧接的输入信号电平,而A表征这个x电平和其相邻的两个电平是否满足全1或全0逻辑结果。对于你给的图片我理解不透

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