verilog如何实现十进制数按个位十位拆开？

2019-07-15 22:01发布

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verilog有没有什么方法把一个十进制数按个位十位拆开，不用除法和取余？求大神讲解

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6条回答

1楼-- · 2019-07-16 01:37

精彩回答 2 元偷偷看……

2楼-- · 2019-07-16 03:26

verilog不能取余取模吗

3楼-- · 2019-07-16 09:20

二进制转bcd，记得有个算法叫左移加三法，你可以搜一下

4楼-- · 2019-07-16 11:54

自动化11201 发表于 2017-2-12 19:06
verilog不能取余取模吗

取除、取余比较耗FPGA资源，而且编译器有时候会综合不出来

5楼-- · 2019-07-16 14:07

查表吧，如果两位数的话也就10种情况，占不了多少资源

6楼-- · 2019-07-16 14:37

精彩回答 2 元偷偷看……