Verilog中寄存器的定义

2019-07-15 22:03发布

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我是FPGA的新手想请教一下Verilog中什么时候需要给变量定义寄存器。一开始我以为每个输入、输出都要定义没定义的话默认为一，但是今天看到一段代码输入变量[3:0] key_in并没有定义寄存器。

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8条回答

1楼-- · 2019-07-16 02:51

寄存器reg型号，需要在程序中进行直接赋值，如果数据是从别的文件中引用过来，就需要用wire定义。所有的变量都需要定义，否则容易报错误最佳答案

2楼-- · 2019-07-16 03:16

寄存器是什么都不记得，只知道reg什么的

3楼-- · 2019-07-16 04:18

缺省默认为wire型变量

4楼-- · 2019-07-16 06:25

大神可否在详细点

5楼-- · 2019-07-16 10:43

精彩回答 2 元偷偷看……

6楼-- · 2019-07-16 11:58

花涛发表于 2017-01-19 21:30
输入变量只能是wire，不能定义成reg

thanks you