请问FPGA 中PLL时钟的问题

2019-07-15 22:05发布

请问,想通过FPGA的PLL倍频产生个500MHz的时钟来使用,以此时钟来做定时精密延迟,不知道PLL倍频倍数有什么要求,比如好像有的器件支持不到500MHz,有没有可推荐的器件呢


补充内容 (2017-1-4 09:26):
或者有大神用过类似能到500MHz的FPGA推荐么
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4条回答
liujinyi016
1楼-- · 2019-07-15 22:10
 精彩回答 2  元偷偷看……
mln
2楼-- · 2019-07-16 00:15
jinyi7016 发表于 2017-1-3 21:36
是不是支持,你要看一下手册吧。
这个PLL就是把你的输入时钟加倍。根据你的输入的不同倍数也是不同的。

需要参考芯片支持的最大频率了吧?我问一些店家的最高到400mhz也不稳定,想问有没有支持500mhz稳定工作的fpga
liujinyi016
3楼-- · 2019-07-16 03:55
mln 发表于 2017-1-4 15:19
需要参考芯片支持的最大频率了吧?我问一些店家的最高到400mhz也不稳定,想问有没有支持500mhz稳定工作的fpga

xilinx 7系统的好像可以

捕获.JPG

7-series-product-selection-guide.pdf (807.94 KB, 下载次数: 15)
znaly
4楼-- · 2019-07-16 09:17
同问路过,谢谢楼上

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