这个时序只是给了一个范围而已，通常时钟给合适，半个时钟周期是可以满足那些时序要求的，不需要严格控制 最佳答案

好文章学习了！谢谢分享

只要时钟符合，然后再在对计数进行几个延时就ok了，很简单的。

我用VHDL，用case：
process(clk)
begin
if clk'event and clk='1' then
    i<=i+1;
    case i is
       when 1 =>  ce<= '1';
       when 5 => sclk<='1';
       when 6=> date(0)<=io;sclk<='0';

       when 7 => sclk<='1';
       when 8=> date(1)<=io;sclk<='0';
       ………
       直到读完所有数据
       when 29=>ce<='0';i<=0;
       when others=>null;
  end case;
end if;