FPGA

求指教的，真心求帮忙指教的。

2019-07-15 22:15发布

站内问答 / FPGA
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附件1是SDRAM读写的VHDL的语言代码，是根据附件2verilog HDL例程改写的，环境是Quartus II9.1,附件2里有芯片的手册。代码还望各位指正下，还有就是波形怎么仿真，因为自己已经研究了一段时间，也问了些人，并没有解决仿真出现的问题。  我的qq505403998,      讲真，谢谢那些能帮忙的。
write.rar 下载积分: 积分 -1 分
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SRAM write.rar 下载积分: 积分 -1 分
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9条回答
半飞过
1楼-- · 2019-07-16 20:39
小白报道 发表于 2016-11-30 17:19
路过，不会，不过也没看懂楼主到底是什么问题

就是首先在quartus上搭建qsys时，我用tcl脚本文件来分配管脚，但有部分没有在图上显示出来，比如说，1.PNG上sdram_cs_n没有显示分配的引脚，但手动分配的Assignment  Planner 在写入TCL文本并且运行后，引脚分配在Planner上都显示了（3.PNG图上显示），然后我编译没有报错，接着就是建立nios II 工程，按照相应教程文档走，出现我在贴子上说的nios上碰到的问题。
小白报道
2楼-- · 2019-07-16 21:26
半飞过 发表于 2016-12-2 10:20
就是首先在quartus上搭建qsys时，我用tcl脚本文件来分配管脚，但有部分没有在图上显示出来，比如说，1.PNG上sdram_cs_n没有显示分配的引脚，但手动分配的Assignment  Planner 在写入TCL文本并且运行后，引脚分配在Planner上都显示了（3.PNG图上显示），然后我编译没有报错，接着就是建立nios II 工程，按照相应教程文档走 ...

http://www.alteraforum.com/forum/showthread.php?t=27441
看一下，希望对你的问题有帮助
执笔画浮沉_501
3楼-- · 2019-07-17 02:11
你问题解决吗?我也出现同样的问题？求帮助
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