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求助各位大神有关VHDL分频的问题，最终输出不对

2019-07-15 22:18发布

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有关VHDL分频的问题，最终输出不对，程序什么的都有，程序的作用是对时钟先进行10分频，再进行20分频，最终级联实现200分频，程序如附件
10分频.png
20分频.png
200分频.png
激励程序.png
最终结果.png
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1条回答
FPGA_fans
1楼-- · 2019-07-16 00:33
是否要提前一个时钟做检测？

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