王栋春 发表于 2016-9-30 21:00
坛友能分别给出解决方法吗

刚懂个皮毛，一点愚见。RTL级仿真有问题，妥妥的代码问题，不管是verilog还是vhdl写的，行为级仿真只仿真硬件描述语言的功能。时序仿真里面考虑了实际器件的各种延时，出问题的话可能是器件延迟的问题，需要做一下时序约束，也有可能是代码问题，例如别的逻辑过程都是上升沿触发的，偏偏有个写成了下降沿出发，可能造成平白无故多了一个延时。上板子调试出问题的话，可能是电路画的不对，阻抗匹配不对，或者就是用了个坑爹的示波器。如果只有实际板子调试出问题了，一定有勇气坚信自己代码写的没错啊。

lfjd05 发表于 2016-10-2 08:59
刚懂个皮毛，一点愚见。RTL级仿真有问题，妥妥的代码问题，不管是verilog还是vhdl写的，行为级仿真只仿真硬件描述语言的功能。时序仿真里面考虑了实际器件的各种延时，出问题的话可能是器件延迟的问题，需要做一下时序约束，也有可能是代码问题，例如别的逻辑过程都是上升沿触发的，偏偏有个写成了下降沿出发，可能造成平 ...

不错的见解  学习了

新手过来取取经，看看

lfjd05 发表于 2016-10-2 08:59
刚懂个皮毛，一点愚见。RTL级仿真有问题，妥妥的代码问题，不管是verilog还是vhdl写的，行为级仿真只仿真硬件描述语言的功能。时序仿真里面考虑了实际器件的各种延时，出问题的话可能是器件延迟的问题，需要做一下时序约束，也有可能是代码问题，例如别的逻辑过程都是上升沿触发的，偏偏有个写成了下降沿出发，可能造成平 ...

大神，我实在找不出原因了，把代码贴出来，麻烦帮忙看下，万分感激！