FPGA

关于RTL仿真和门级仿真求助~

2019-07-15 22:30发布

站内问答 / FPGA
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刚刚本科毕业，假期导师要求做一个设计。实验室没有做过FPGA的学长只好问网上的各位了。
写好的FPGA代码进行RTL仿真波形是符合要求的，如下图。
RTL时序图，与GATE对比用.PNG
但是做门级仿真的时候，时序就不对了，变成了这样。
GATA仿真.PNG
第一次做不太懂，求大家告诉我，可能是哪里出问题了？做完行为级仿真以后还需要做什么才能保证门级仿真通过？谢过大家了。
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13条回答
lfjd05
1楼-- · 2019-07-16 19:57
自问自答了。问题已经解决。开始一直认为是timequest的时序约束没有做好，后来证明和时序约束一点关系都没有。两个原因1.代码中的初值和后面时序逻辑冲突了，所以一开始的值是x，2Testbench中如果要对几个引脚初始化的话，最好不要在PROCESS中初始化。因为很可能与自己在别处又初始化了，数值各种冲突。比如说我在附图中注释掉的那三局就是问题所在。
    刚开始学FPGA，各种碰壁，现在开始解决仿真波形里面的毛刺问题了，跪谢叔叔阿姨的帮助，祝大家愉快。

Testbench代码

Testbench代码
8862479c1e94db8cb0c0cdcebcc3d83c_r.png
小胖不帅
2楼-- · 2019-07-16 22:41
门级仿真用的什么软件啊？也是modelsim？
guyubinghu
3楼-- · 2019-07-17 04:05
您好，想请教楼主一个问题，您用VHDL时使用过SLL这个操作运算没，要是用过的话是怎么使用的呢？
FPGALOVER
4楼-- · 2019-07-17 04:52
 精彩回答 2  元偷偷看……
lfjd05
5楼-- · 2019-07-17 05:59
小胖不帅 发表于 2016-8-12 14:46
门级仿真用的什么软件啊？也是modelsim？

是的，在quartus的tool菜单里的Gate level simulation
lfjd05
6楼-- · 2019-07-17 07:58
guyubinghu 发表于 2016-8-14 13:37
您好，想请教楼主一个问题，您用VHDL时使用过SLL这个操作运算没，要是用过的话是怎么使用的呢？

没用过移位操作，刚学了没俩月
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