FPGA

Verilog语言module调用变量

2019-07-15 22:30发布

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如何在一个module中调用另一个module中的reg变量，是否可以调用wire变量？
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1条回答
小胖不帅
1楼-- · 2019-07-16 00:17
一个module模块代表一个电路模块，你要使用module中的变量，为什么不写在同一个module模块中呢？为什么要调用？若你要调用的变量是作为模块的输出，那么可以被另一个模块作为输入来使用，也可以作为底层模块实例化后，被顶层模块所使用。若是这个变量只是作为模块的普通变量不输出出来，还要被另一个模块使用的话，我感觉不能吧。。。。 最佳答案

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