FPGA

DDR读写问题

2019-07-15 22:32发布

站内问答 / FPGA
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用生成的ddrIP，自己写读写状态机，可是发现写过程，local_wrdata和dq是正常的，数据一致的。可是读的时候，local_rdata数据正常，可是dq却出现错误。请问这是什么原因呢？
还有个很诡异的问题，读写不出现间隔时，local_rdata_valid会正常出现，但是读写一次，空闲一个10us，再读写local_rdata_valid会出现反常。
不知到什么原因，头大。。。。。。请教各位啦！
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1条回答
无尽的爱
1楼-- · 2019-07-16 01:34
时序图如下！
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