Verilog程序，请好心人帮忙解答

2019-07-15 22:44发布

小弟新学Verilog，有如下问题：module 一个输入，一个输出。当输入为常0或常1时，输出为0；当输入为翻转的电平时（频率为300~20MHz），输出为输入频率的1/100（100分频），请问用Verilog如何实现？哪位高手路过请帮小弟解答，先在这里谢过了。

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4条回答

1楼-- · 2019-07-16 00:45

精彩回答 2 元偷偷看……

2楼-- · 2019-07-16 05:26

简单的说就是一个加法器就行了，累积50个上升沿或下降沿反转一下就可以实现1/100的分频，很简单的

3楼-- · 2019-07-16 10:24

mcukljy 发表于 2016-5-17 14:29
简单的说就是一个加法器就行了，累积50个上升沿或下降沿反转一下就可以实现1/100的分频，很简单的

能把代码贴出来吗，我之前用加法器，仿真时有尖脉冲

4楼-- · 2019-07-16 11:20

忘了加一点，如果输入断了，输出一定要为0，之前编的程序输出可能为0也可能为1，不符合要求