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用verilog语言编写PwM生成模块

2019-07-15 22:44发布

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用verilog语言编写PwM生成模块
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2条回答
ji****ex
1楼-- · 2019-07-16 03:59
给您一个思路：用8位计数器计数，从0计到255。再用一个8位数值比较器，根个计数值比一下，大于就输出1；小于等于就输出0.计数器代码太经典了，有现成的不写了，8位数值比较器：assign OUT=((CNT>DATA)? 1:0);
DATA=127就是设置占空比50%
静**弦
2楼-- · 2019-07-16 09:06
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