2019-07-15 22:47发布
南盗 发表于 2016-5-4 22:32 新建工程，添加所有的v文件，然后建立一个top.v，例化和连接所有的模块，真的不建议用原理图方式了。
1150789338@qq.c 发表于 2016-5-5 16:27 如何例化？需要写配置文件吗？ 我直接把所有模块的程序 都放在一个新建的v文件下了，编译之后也出现了所有的模块，连线之后，功能仿真符合预期，但是时序仿真波形就缺失了，这是怎么回事？
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如何例化？需要写配置文件吗？ 我直接把所有模块的程序 都放在一个新建的v文件下了，编译之后也出现了所有的模块，连线之后，功能仿真符合预期，但是时序仿真波形就缺失了，这是怎么回事？
看看下面的截图例化方式！
例化就是模块连接，你去看看语法吧
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