FPGA

always和initial赋值没搞懂

2019-07-15 22:53发布

站内问答 / FPGA
20084 2 1173
如图：
它的RTL为：
而它的RTL为：
为什么？

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2条回答
正在路上的
1楼-- · 2019-07-16 01:09
就是没搞懂他们为什么差别这麽大？
如下：
debug_initial.png
runileking
2楼-- · 2019-07-16 02:11
首先initial不能综合，通常只是在写testbench时才会用，initial赋值相当于assign，直接给，always满足条件时给，这是altera的环境？没用过，用ISE没法复现，所以后边的也不能解释为什么

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