FPGA

关于边沿检测的问题

2019-07-15 22:54发布

站内问答 / FPGA
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入图，有没有大神分析一下，是怎实现边沿检测的，它各个时期的电平状态是什么
边沿检测 边沿检测
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5条回答
正在路上的
1楼-- · 2019-07-16 03:51
以CLK为基准判断trigger的上升、下降沿
①输入为0(D触发器输出0)，变到1后，3口为1，D触发器在下一个CLK上升沿之前保留上一个值，为0，非之后为1，3口与4口相and输出1，代表上升沿。
②输入为1(D触发器输出1)，变到0后，非之后1口为1，D触发器在下一个CLK上升沿之前保留上一个值，为1，1口与2口相and输出1，代表上升沿。 最佳答案
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D触发器

D触发器
runileking
2楼-- · 2019-07-16 04:50
就是延时一拍，如果打一拍为低，正常为高则为上升沿，类似判断下降沿
rdmtaobao521
3楼-- · 2019-07-16 09:04
②输入为1(D触发器输出1)，变到0后，非之后1口为1，D触发器在下一个CLK上升沿之前保留上一个值，为1，1口与2口相and输出1，代表上升沿。

第二点   最后那块     应该是代表  下降沿吧
zb2015
4楼-- · 2019-07-16 14:54
学习一下，，，，，，，，，，
lee_st
5楼-- · 2019-07-16 15:53
进来学习一下下了哦，

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