FPGA

如何减小clock skew？

2019-07-15 23:07发布

站内问答 / FPGA
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求助大神，clock skew太大，导致时序违规怎么破？时钟由DCM输出，已经过BUFG

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1条回答
shuoyuan
1楼-- · 2019-07-15 23:32
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