虽说<=是并行执行，但表达式的计算应该需要时间吧？两个ALWAYS是否可能不同时结束？自己顶一下。

进行波形仿真试试

本帖最后由 twz 于 2016-1-14 19:04 编辑

楼上讲的很对，不要用理解C语言的思维去理解FPGA语句，两者有本质上的区别。
由于FPGA语句最终被综合成电路，所以要以电路的眼光去看待FPGA语句，而不能用C语言的思维去看待。
与C语言的顺序执行不同，FPGA最大的特点就是可以并行执行。这是因为，C语言的执行平台是CPU,所有的C语言语句共用CPU这1个”计算装置“，所以只有等上一条C语言执行完了，CPU“空”出来，下一条语句才能开始执行；而每条FPGA语句在FPGA内部都对应于各自的电路结构，相当于每条FPGA语句都有各自的“计算装置“，所以可以同时执行。
在verilog中，所有的always块并行执行，always块内的非阻塞赋值语句也是并行执行。资料中说的的集中赋值，实际上是说在时钟上升沿，所有reg同时赋值；楼主所谓的执行时间，可能是想把所有非阻塞赋值语句的执行时间给加起来，而事实上，对于非阻塞赋值语句而言，所有语句是同时执行的，而且，不论右侧的计算是否执行完，当时钟上升沿到来之时，左侧reg的赋值都会执行，只是此时会产生时序错误罢了。

一看一下RTL视图，二看一下仿真波形，三结合一下原理。